برای نیم قرن، صنعت محاسبات بر یک فرض ساده استوار بود: پردازنده عمومی بساز، همه‌چیز را روی آن اجرا کن و بگذار قانون مور بقیه راه را برود. در خرداد ۱۴۰۵ (ژوئن ۲۰۲۶) این فرض رسماً فروریخته است؛ بار محاسباتی مدل‌های تریلیون‌پارامتری، اقتصاد دیتاسنتر را به نقطه‌ای رسانده که هر وات انرژی و هر میلی‌متر مربع سیلیکون باید برای یک کار مشخص بهینه شود. نتیجه، سلطنت تراشه‌های سفارشی هوش مصنوعی (Custom AI Silicon) است: از پلتفرم یکپارچه NVIDIA GB200 NVL72 تا ASICهای اختصاصی گوگل، آمازون و مایکروسافت که نقشه قدرت در زیرساخت هوش مصنوعی را از نو ترسیم کرده‌اند.
در این گزارش تحلیلی — که در خرداد ۱۴۰۵ بازنگری و گسترش یافته است — معماری داخلی این تراشه‌ها را کالبدشکافی می‌کنیم: از آرایه‌های سیستولیک و حافظه HBM تا اقتصاد استنتاج، بحران خنک‌سازی، تنگنای بسته‌بندی پیشرفته و نبرد استانداردهای شبکه که آینده دیتاسنترها را تعیین می‌کند.
۱. پایان اقتصاد پردازنده عمومی: چرا تخصصی‌سازی اجتناب‌ناپذیر شد؟
ریشه این تحول به دو دهه پیش بازمی‌گردد. تا اواسط دهه ۲۰۰۰ میلادی، با هر نسل کوچک‌سازی ترانزیستور، ولتاژ کاری نیز کاهش می‌یافت و چگالی توان تقریباً ثابت می‌ماند؛ پدیده‌ای که به مقیاس‌پذیری دنارد (Dennard Scaling) مشهور بود. با توقف این روند، فرکانس پردازنده‌ها در محدوده ۳ تا ۵ گیگاهرتز قفل شد و صنعت به چندهسته‌ای شدن پناه برد. اما چندهسته‌ای شدن نیز به دیوار سیلیکون تاریک (Dark Silicon) خورد: بودجه حرارتی اجازه نمی‌دهد همه بخش‌های تراشه همزمان روشن بمانند، پس افزودن هسته بیشتر بازده نزولی پیدا کرد.
راه فرار سوم، تخصصی‌سازی (Specialization) بود. در طیف انعطاف‌پذیری، از CPU به GPU، سپس FPGA و در نهایت مدار مجتمع خاص‌منظوره (ASIC) می‌رسیم؛ هر گام در این مسیر، آزادی برنامه‌نویسی کمتر اما بهره‌وری انرژی بیشتری می‌دهد. برای بار کاری مشخصی مانند ضرب ماتریس، فاصله بهره‌وری انرژی یک ASIC با یک CPU عمومی می‌تواند دو تا سه مرتبه بزرگی — یعنی ۱۰۰ تا ۱۰۰۰ برابر — باشد.
چیزی که این معامله را اقتصادی کرد، همگنی عجیب بار کاری یادگیری عمیق است: در معماری ترنسفورمر، بخش قاطع عملیات ممیز شناور به ضرب ماتریس عمومی (GEMM) ختم می‌شود. وقتی بیش از ۹۰ درصد چرخه‌های پردازشی صرف یک الگوی محاسباتی واحد شود، هزینه سنگین طراحی یک ASIC در نود پیشرفته — که به‌راحتی از مرز صدها میلیون دلار می‌گذرد — روی حجم عظیمی از یک عملیات تکراری سرشکن و توجیه‌پذیر می‌شود. تراشه‌های جدید عملاً برای دو هدف ساخته می‌شوند: ضرب ماتریس‌های عظیم در فاز آموزش و استنتاج فوق‌سریع (Inference) در فاز اجرا.
۲. کالبدشکافی یک تراشه هوش مصنوعی: از آرایه سیستولیک تا دقت FP4
در نمودار تعاملی زیر، بلوک‌های اساسی یک تراشه مدرن هوش مصنوعی و مسیرهای ارتباطی پرپهنای آن را مشاهده می‌کنید. توجه کنید که حافظه HBM در فاصله چند میلی‌متری هسته‌های پردازشی و روی همان بسته (Package) نشسته است.
قلب اغلب شتاب‌دهنده‌های مدرن یک آرایه سیستولیک (Systolic Array) است: شبکه‌ای دوبعدی از هزاران واحد ضرب-جمع (MAC) که داده‌ها مانند ضربان قلب در آن جریان می‌یابند و نتایج میانی، بدون مراجعه به حافظه، مستقیماً بین واحدهای همسایه دست‌به‌دست می‌شوند. TPU گوگل از روز نخست بر همین الگو بنا شد. انویدیا مسیر متفاوتی رفت و هسته‌های تنسوری (Tensor Cores) — واحدهای اختصاصی ضرب ماتریس‌های کوچک — را داخل معماری برنامه‌پذیر SM تعبیه کرد تا انعطاف اکوسیستم CUDA حفظ شود.
اهرم دوم، دقت عددی (Numerical Precision) است. صنعت در یک دهه از FP32 به BF16، سپس FP8 و اکنون FP4 رسیده است؛ هر بار نصف‌کردن پهنای بیت، توان عملیاتی را تقریباً دو برابر و انرژی هر عملیات را تقریباً نصف می‌کند — به شرط آنکه پایداری عددی آموزش حفظ شود؛ کاری که موتور ترنسفورمر (Transformer Engine) نسل دوم در معماری Blackwell با مقیاس‌بندی پویا و لایه‌به‌لایه دقت انجام می‌دهد.
اهرم سوم، سلسله‌مراتب حافظه است. انرژی خواندن یک عدد از DRAM خارجی به‌طور تقریبی دو مرتبه بزرگی بیشتر از خواندن همان عدد از SRAM روی تراشه است؛ به همین دلیل طراحان، ده‌ها مگابایت SRAM را به‌عنوان بافر میانی روی دای می‌نشانند تا داده تا حد امکان «نزدیک محاسبه» بماند و کمتر جابه‌جا شود. در طراحی تراشه هوش مصنوعی، جابه‌جایی داده گران‌تر از خود محاسبه است.
۳. معماری Blackwell و سیستم GB200 NVL72: رک به مثابه یک ابرتراشه
پرچم‌دار انویدیا در این نسل، تراشه B200 با حدود ۲۰۸ میلیارد ترانزیستور است که بر خلاف نسل‌های قبل، از دو دای مجزا روی نود 4NP شرکت TSMC ساخته شده است؛ این دو دای با اتصال درون‌بسته‌ای NV-HBI با پهنای باند ۱۰ ترابایت بر ثانیه چنان به هم دوخته شده‌اند که از دید نرم‌افزار یک GPU واحدند — نخستین GPU «چیپلتی» واقعی انویدیا.
اما واحد فروش انویدیا دیگر تراشه نیست؛ رک است. سیستم NVIDIA GB200 NVL72 از ۳۶ پردازنده Grace (مبتنی بر هسته‌های ARM Neoverse) و ۷۲ پردازنده گرافیکی Blackwell تشکیل شده که با نسل پنجم NVLink — با پهنای باند خیره‌کننده ۱.۸ ترابایت بر ثانیه به ازای هر GPU — به یکدیگر متصل‌اند. کل این دامنه مانند یک کارت گرافیک واحد با بیش از ۱۳ ترابایت حافظه HBM3e و در مجموع حدود ۳۰ ترابایت «حافظه سریع» ترکیبی رفتار می‌کند؛ ظرفیتی که برای آموزش و سرویس‌دهی مدل‌های تریلیون‌پارامتری حیاتی است.
«ما در سال ۱۴۰۵ دیگر فقط "تراشه" نمی‌فروشیم، ما "دیتاسنترهای یکپارچه" می‌فروشیم. واحد محاسبات در عصر هوش مصنوعی، یک قطعه سیلیکونی نیست، بلکه یک رک کامل سرور است که به عنوان یک ابرپردازنده واحد عمل می‌کند. کسی که کنترل لایه‌ی فیزیکی را داشته باشد، کنترل آینده‌ی هوش را در دست دارد.» — جنسن هوانگ، مدیرعامل انویدیا در اجلاس GTC 2026
دلیل فنی این یکپارچگی، الگوی ارتباطی مدل‌های مدرن است. در معماری مخلوط متخصص‌ها (Mixture-of-Experts)، هر توکن باید بین متخصص‌های پخش‌شده روی ده‌ها GPU مسیریابی شود؛ این ارتباط «همه-به-همه» به تأخیر زیر میکروثانیه و پهنای باند تراباتی نیاز دارد و تنها داخل یک دامنه NVLink ممکن است. به زبان ساده: مرز دامنه NVLink، عملاً مرز اندازه مدل شماست.
۴. دیوار حافظه: چرا HBM گلوگاه واقعی است؟
در هر نسل سخت‌افزار، توان محاسباتی خام دو تا سه برابر می‌شود، اما پهنای باند حافظه به‌زحمت ۱.۵ تا ۲ برابر رشد می‌کند؛ شکافی که در ادبیات معماری کامپیوتر دیوار حافظه (Memory Wall) نام گرفته است. مدل تحلیلی روف‌لاین (Roofline) نشان می‌دهد عملکرد هر بار کاری یا محدود به محاسبه است یا محدود به پهنای باند؛ و فاز تولید توکن در استنتاج مدل‌های زبانی تقریباً همیشه در ناحیه دوم گیر می‌کند، چون برای تولید هر توکن باید کل وزن‌های فعال مدل یک بار از حافظه خوانده شود.
پاسخ صنعت، حافظه پهن‌باند (High Bandwidth Memory — HBM) است: انباشت عمودی ۸ تا ۱۲ طبقه دای DRAM که با هزاران اتصال عمودی سیلیکونی (TSV) به هم دوخته شده و از طریق اینترپوزر، درست کنار پردازنده می‌نشیند. هر پشته HBM3e بیش از یک ترابایت بر ثانیه پهنای باند تحویل می‌دهد و هشت پشته در کنار یک GPU مدرن، پهنای باند تجمیعی در محدوده ۸ ترابایت بر ثانیه می‌سازد. نسل بعدی یعنی HBM4 با گذرگاه ۲۰۴۸ بیتی، این سقف را باز هم بالاتر می‌برد.
همین وابستگی، HBM را به استراتژیک‌ترین قطعه بازار بدل کرده است: تنها سه تأمین‌کننده — SK hynix، سامسونگ و میکرون — توان تولید انبوه آن را دارند و ظرفیتشان معمولاً ماه‌ها پیش از تولید، پیش‌فروش می‌شود. قیمت تمام‌شده یک شتاب‌دهنده مدرن، بیش از آنکه تابع هسته منطقی باشد، تابع حافظه‌ای است که دور آن چیده می‌شود.
۵. استقلال سیلیکونی: تراشه‌های اختصاصی گوگل، آمازون و مایکروسافت
وابستگی مطلق به انویدیا و حاشیه سود سنگین آن، غول‌های ابری را به طراحی سیلیکون اختصاصی سوق داده است؛ راهبردی که در سال ۲۰۲۶ به بلوغ کامل رسیده و سهم بزرگی از بازار استنتاج را در اختیار گرفته است:
- Google TPU v6 (Trillium): ششمین نسل پردازنده تنسور گوگل با آرایه سیستولیک بزرگ‌تر و واحد اختصاصی SparseCore برای بارهای Embedding، موتور اصلی سرویس‌دهی خانواده Gemini و مدل‌های MoE است و بهره‌وری انرژی آن نسبت به نسل قبل جهش چشمگیری داشته است. برگ برنده گوگل اما در مقیاس پاد است: سوئیچ‌های مدار نوری (Optical Circuit Switch) توپولوژی اتصال هزاران تراشه را به‌صورت نرم‌افزاری بازآرایی می‌کنند و تاب‌آوری خوشه را بالا می‌برند.
- AWS Trainium 3: آمازون با نسل سوم ترینیوم و پشته نرم‌افزاری Neuron، هزینه آموزش مدل‌های پایه را برای مشتریان ابری خود تا ۴۵ درصد نسبت به نمونه‌های GPU کاهش داده است. این تراشه از ابتدا با PyTorch و JAX هم‌طراحی شده و ستون خوشه‌های آموزشی عظیمی است که آمازون برای شرکای مدل‌ساز خود می‌سازد.
- Microsoft Maia 200: تراشه مایکروسافت اختصاصاً برای اجرای سرویس‌های Copilot و عامل‌های هوشمند در پلتفرم Azure طراحی شده و تمرکز اصلی آن کاهش تأخیر (Latency) در پاسخ‌گویی است. مایکروسافت رک، شبکه و سیستم خنک‌سازی مایع مایا را یک‌جا و به‌صورت هم‌طراحی‌شده توسعه داده است.
- Meta MTIA: متا نیز برای بارهای رتبه‌بندی و سیستم‌های توصیه‌گر — که حجم استنتاج روزانه آن‌ها نجومی است — شتاب‌دهنده داخلی خود را به نسل‌های تازه رسانده تا وابستگی به GPU تجاری را در پرمصرف‌ترین بار کاری‌اش قطع کند.
درس راهبردی این فهرست روشن است: سیلیکون اختصاصی فقط وقتی می‌صرفد که بار کاری پایدار، شناخته‌شده و عظیم باشد و مالک تراشه بتواند مدل، کامپایلر و سخت‌افزار را با هم — به‌صورت هم‌طراحی عمودی (Vertical Co-design) — بهینه کند. برای بقیه بازار، GPU عمومی همچنان منطقی‌ترین انتخاب است.
۶. اقتصاد استنتاج: جایی که ۸۰ درصد پول می‌سوزد
آموزش یک مدل، هزینه‌ای یک‌باره است؛ استنتاج، هزینه‌ای ابدی. به همین دلیل برآوردهای صنعتی، سهم استنتاج از کل هزینه چرخه عمر یک مدل پرمصرف را حدود ۸۰ درصد می‌دانند. استنتاج خود دو فاز با رفتار کاملاً متفاوت دارد: فاز پیش‌پردازش (Prefill) که کل پرامپت را یک‌جا می‌بلعد و محدود به محاسبه است، و فاز تولید توکن (Decode) که توکن‌به‌توکن پیش می‌رود و اسیر پهنای باند حافظه است.
بهینه‌سازی‌های نرم‌افزاری — دسته‌بندی پیوسته درخواست‌ها (Continuous Batching)، مدیریت صفحه‌بندی‌شده حافظه KV Cache و کوانتیزه‌سازی وزن‌ها تا FP8 و INT4 — ظرفیت مفید هر شتاب‌دهنده را چند برابر کرده‌اند. در کنار آن، بازیگران تخصصی ظهور کرده‌اند: Groq با معماری LPU که همه وزن‌ها را در SRAM نگه می‌دارد و با زمان‌بندی قطعی (Deterministic Scheduling) به نرخ تولید صدها توکن بر ثانیه برای هر کاربر می‌رسد، و Cerebras که با تراشه در مقیاس ویفر (Wafer-Scale)، ده‌ها گیگابایت SRAM را یک‌جا روی سیلیکون می‌نشاند تا دیوار حافظه را دور بزند.
برآیند این رقابت، سقوط مداوم قیمت تمام‌شده هر میلیون توکن طی دو سال اخیر — در حد یک تا دو مرتبه بزرگی برای ظرفیت هم‌ارز — بوده است؛ ارزانی‌ای که مستقیماً از دل سخت‌افزار تخصصی، کوانتیزه‌سازی و رقابت ASICها بیرون آمده، نه از سخاوت ارائه‌دهندگان.
۷. بحران گرما و انقلاب خنک‌سازی مایع مستقیم
توان مصرفی یک رک GB200 NVL72 به حدود ۱۳۰ کیلووات می‌رسد؛ در حالی که خنک‌سازی هوایی در بهترین حالت برای رک‌های ۳۰ تا ۴۰ کیلوواتی جوابگو است. به همین دلیل خنک‌سازی مایع مستقیم (Direct-to-Chip Liquid Cooling) از یک انتخاب لوکس به استاندارد اجباری دیتاسنترهای هوش مصنوعی تبدیل شده است: صفحات سرد مسی (Cold Plate) مستقیماً روی بسته تراشه می‌نشینند و مایع خنک‌کننده در یک حلقه بسته، گرما را به واحد توزیع مایع (CDU) و از آنجا به برج‌های خنک‌کننده منتقل می‌کند.
مزیت پنهان این معماری، دمای بالای مایع برگشتی است: خروجی ۴۵ تا ۵۵ درجه‌ای را می‌توان بدون چیلر و با خنک‌سازی آزاد (Free Cooling) دفع کرد یا حتی به شبکه گرمایش شهری فروخت. غوطه‌وری کامل (Immersion Cooling) نیز در پروژه‌های خاص آزموده می‌شود، اما به دلیل پیچیدگی نگهداری همچنان بازیگری حاشیه‌ای است. شاخص بهره‌وری مصرف انرژی (PUE) در دیتاسنترهای نسل جدید مبتنی بر مایع، به محدوده ۱.۱ رسیده است — رقمی که برای دیتاسنترهای هوا-خنک نسل قبل دست‌نیافتنی بود.
۸. زنجیره تأمین: شکننده‌ترین زنجیره ارزش جهان
پشت هر شتاب‌دهنده، یک زنجیره جغرافیایی نگران‌کننده نهفته است: طراحی در آمریکا، ساخت در نودهای N4 و N3 شرکت TSMC در تایوان، حافظه HBM در کره جنوبی، و دستگاه‌های لیتوگرافی EUV که تنها ASML هلند می‌سازد. اما گلوگاه واقعی تحویل، نه لیتوگرافی بلکه بسته‌بندی پیشرفته CoWoS (Chip-on-Wafer-on-Substrate) است؛ فرایندی که دای منطقی و پشته‌های HBM را روی اینترپوزر سیلیکونی کنار هم می‌نشاند و ظرفیت محدود آن، سال‌هاست نرخ عرضه شتاب‌دهنده‌ها را تعیین می‌کند — نه تعداد ویفرهایی که از خط لیتوگرافی بیرون می‌آید.
این تمرکز جغرافیایی، سیلیکون را به قلب ژئوپلیتیک هم رسانده است: رژیم‌های کنترل صادرات آمریکا دسترسی چین به پیشرفته‌ترین شتاب‌دهنده‌ها را محدود کرده و در مقابل، تلاش پکن برای بومی‌سازی کل زنجیره — از تراشه‌های سری Ascend هواوی تا حافظه و ابزار ساخت — شتاب گرفته است. در سال ۱۴۰۵، تراشه هوش مصنوعی همان نقشی را در توازن قدرت جهانی بازی می‌کند که نفت در قرن بیستم داشت.
۹. نبرد شبکه: گسترش عمودی در برابر گسترش افقی
یک ابرخوشه آموزش، دو سطح اتصال دارد. سطح اول، گسترش عمودی (Scale-up) داخل رک است؛ جایی که NVLink با کابل‌کشی مسی پشت رک — که در فاصله‌های زیر دو متر ارزان‌تر و کم‌مصرف‌تر از اپتیک است — ده‌ها GPU را به یک دامنه حافظه منسجم بدل می‌کند. سطح دوم، گسترش افقی (Scale-out) میان رک‌هاست که با InfiniBand یا اترنت‌های تخصصی، ده‌ها هزار شتاب‌دهنده را به یک ماشین آموزش واحد می‌دوزد.
چون NVLink انحصاری است، بقیه صنعت دو ائتلاف باز ساخته‌اند: UALink برای استانداردسازی اتصال درون‌رک و Ultra Ethernet برای رساندن اترنت به کارایی InfiniBand در مقیاس خوشه؛ تلاشی مشترک از AMD، اینتل، برادکام و ابرهای بزرگ برای شکستن قفل اکوسیستم انویدیا. در افق نیز اپتیک هم‌بسته (Co-packaged Optics) قرار دارد: آوردن مبدل‌های نوری به داخل بسته سوئیچ و تراشه، برای عبور از محدودیت فیزیکی مس در نسل‌های بعدی.
۱۰. افق پیش رو: چیپلت‌ها، نور و محاسبات درون‌حافظه
سه روند، نقشه راه نیمه دوم این دهه را ترسیم می‌کند. نخست، معماری چیپلتی (Chiplet) با استاندارد اتصال UCIe که به طراحان اجازه می‌دهد بلوک‌های منطق، ورودی/خروجی و حافظه را از نودهای ساخت و حتی سازندگان مختلف، مانند آجرهای لگو کنار هم بچینند و هزینه و ریسک تولید را پایین بیاورند. دوم، محاسبات درون‌حافظه (Processing-in-Memory) که بخشی از عملیات را به جای انتقال داده به پردازنده، داخل خود پشته‌های حافظه انجام می‌دهد و مستقیماً به جنگ دیوار حافظه می‌رود. سوم، فوتونیک سیلیکونی برای انتقال داده با نور و — در افقی دورتر — تراشه‌های نورومورفیک با الهام از مدارهای عصبی مغز.
اما عمیق‌ترین تغییر، فرهنگی است: مدل و سخت‌افزار دیگر جدا از هم طراحی نمی‌شوند. معماری‌های MoE و گونه‌های کم‌هزینه مکانیسم توجه (Attention) آگاهانه برای سخت‌افزار موجود شکل می‌گیرند و نسل بعدی سیلیکون نیز بر اساس رفتار همین مدل‌ها طراحی می‌شود؛ حلقه‌ای از هم‌طراحی مدل و سخت‌افزار (Hardware-Model Co-design) که سرعت پیشرفت کل صنعت را تعیین خواهد کرد.
نتیجه‌گیری: سخت‌افزار به مثابه استراتژی
صنعت سخت‌افزار هوش مصنوعی در سال ۱۴۰۵ ثابت کرد که نرم‌افزار بدون خانه‌ای کارآمد، بی‌معناست. تراشه‌های سفارشی نه تنها هزینه هر توکن را کاهش داده‌اند، بلکه امکان ساخت مدل‌هایی را فراهم کرده‌اند که پیش از این به دلیل محدودیت‌های حافظه و انرژی غیرممکن بودند. برای تصمیم‌گیران فنی، پرسش درست دیگر «کدام مدل؟» نیست؛ «روی کدام سیلیکون، با چه معماری حافظه و با چه هزینه‌ای به ازای هر توکن؟» است. ما در تکناو معتقدیم که دهه آینده، دهه‌ی «سیلیکون‌های زنده» است؛ تراشه‌هایی که با الهام از ساختار مغز و با هدف به حداکثر رساندن بهره‌وری انرژی، جهان دیجیتال ما را از پایه بازسازی خواهند کرد.
